1. Гп имеет контроллер памяти под определённую разрядность шины, но даже если предположить, что данный чип расчитан под 128 бит шину и не распаянные линии (4 не распаяных чипа) не залочены, то ва не удастся увеличить шину просто запаяв вместо 16 бит чипов памяти 32 битные, нужно будет как минимум распаивать отсутствующие чипы с обвязкой и перепрошивать биос.
2. Соневаюсь, что будет работать нормально, если вообще будет, хотя вроде гдето в доках к ddr3 видел, что вроде можно конфигурировать можду 32 и16 бит интерфейсом, но могу и ошибаться, лень искать.
1. Гп имеет контроллер памяти под определённую разрядность шины, но даже если предположить, что данный чип расчитан под 128 бит шину и не распаянные линии (4 не распаяных чипа) не залочены, то ва не удастся увеличить шину просто запаяв вместо 16 бит чипов памяти 32 битные, нужно будет как минимум распаивать отсутствующие чипы с обвязкой и перепрошивать биос.
2. Соневаюсь, что будет работать нормально, если вообще будет, хотя вроде гдето в доках к ddr3 видел, что вроде можно конфигурировать можду 32 и16 бит интерфейсом, но могу и ошибаться, лень искать.